module Muxes(
  input        clock,
  input        reset,
  input        io_in_sels_0,
  input        io_in_sels_1,
  input  [7:0] io_in_bits_0,
  input  [7:0] io_in_bits_1,
  output [7:0] io_out1,
  output [7:0] io_out2
);
  wire [7:0] _io_out2_T = io_in_sels_0 ? io_in_bits_0 : 8'h0; // @[Mux.scala 27:73]
  wire [7:0] _io_out2_T_1 = io_in_sels_1 ? io_in_bits_1 : 8'h0; // @[Mux.scala 27:73]
  assign io_out1 = io_in_sels_0 ? io_in_bits_0 : io_in_bits_1; // @[Mux.scala 47:70]
  assign io_out2 = _io_out2_T | _io_out2_T_1; // @[Mux.scala 27:73]
endmodule
